存内计算芯片

发展沿革

早期构想

存内计算的思想雏形出现于 20 世纪 70 年代，研究人员提出在存储阵列附加运算电路，实现存储与计算功能合并。受限于当时半导体制造工艺，存储单元一致性较差，数模转换电路硬件成本居高不下，同时缺少大规模数据密集型业务需求牵引，相关构想长期停留于理论推演与电路仿真阶段。这一时期行业算力提升主要依赖制程微缩，冯‑诺依曼架构的内在矛盾尚未成为制约系统性能的主要矛盾。

理论求证

2010 年后深度学习快速普及，神经网络以大规模矩阵乘加为核心运算，存储墙效应被系统量化：人工智能系统中，数据读写与传输消耗的能量占比远高于实际算术运算。学术界分别基于 SRAM、DRAM、浮栅存储、阻变存储器开展宏单元流片验证，分化出数字域、模拟域两条技术路线，证实原位并行计算具备技术可行性。该阶段产出大量原型样片，但普遍存在阵列规模有限、计算误差不可控、算法适配困难等缺陷，仅用于原理验证，尚不具备商业化条件。行业同时开始厘清相关概念，消解存内计算、近存计算之间的概念混淆。

工程迭代

2020 年起，存内计算技术由实验室原型转入工程化迭代周期。依托成熟存储介质的方案率先实现小规模端侧落地；新型非易失存储介质路线持续开展工艺打磨与可靠性优化。产业逐步形成共识，存内计算芯片不以替代 CPU、GPU 等通用处理器为目标，更多承担异构协算力角色，通过单片集成或者芯粒封装方式融入现有计算体系，构建混合算力架构。产品评估不再单一追求理论峰值能效，器件良率、系统整机收益、软件适配成本逐步成为核心考量指标。

底层机理

架构矛盾

冯‑诺依曼体系将存储模块和计算模块物理隔离，待处理数据必须从存储器读出输送至运算单元，运算完成再将结果写回存储器。该模式适配通用指令集串行任务，但面对神经网络、向量检索这类高频矩阵运算，反复读写会产生巨大能耗与时延开销。增大内存带宽、增设多级缓存仅能缓解现象，无法根除架构层面的数据搬运代价。随着大模型参数量持续扩张，带宽、功耗的约束被进一步放大，形成行业所称的存储墙。

原位运算

原位运算为存内计算芯片的核心运行机理。改变 “数据移动向计算单元” 的固有模式，转而让计算能力嵌入存储阵列。数字域实现路径依靠阵列周边集成加法树、移位逻辑，以纯数字信号完成乘累加运算；模拟域路径利用存储器件电导状态表征网络权重，依托电路物理定律并行完成向量‑矩阵乘法，运算结果再经模数转换器转换输出。运算过程仅输出最终结果，大量中间特征复用在阵列内部，大幅降低对外读写频次。

并行机制

存内计算的并行能力来源于存储阵列二维矩阵排布，并非依靠堆叠独立计算核心。同一阵列内部可同时执行多组向量运算，单周期完成大规模乘累加，天然适配神经网络类负载。但该并行机制对串行分支、条件跳转、递归类任务增益有限。阵列性能不随规模线性增长，阵列扩大带来的信号衰减、器件离散性、外围电路开销，会抵消部分算力收益，硬件设计需要在阵列规模、计算精度、噪声水平之间求取平衡。

技术分型

信号范式

数字域存内计算，全部运算过程保持数字信号流转，不依赖器件物理效应完成计算。计算结果可复现，抗噪声能力较强，与现有数字系统对接友好；缺点是阵列周边数字逻辑会占用芯片面积，单位阵列理论能效低于模拟方案，适合对计算可靠性有较高要求的场景。

模拟域存内计算，利用存储器件电阻、电导等物理属性承载权重，借助模拟电流完成运算。硬件面积开销小，理论能效上限较高；但器件单元不一致性、随机噪声会引入计算误差，更加适配 INT4、INT8 低精度推理。若强行追求高精度输出，ADC 与 DAC 硬件开销会急剧增加，抵消能效优势。

存储介质

易失介质主要包含 SRAM 与 DRAM。SRAM 存内计算工艺兼容性优异，读写速率高，但单元面积偏大；DRAM 存内计算面向大容量内存级算力，偏向服务器大模型负载，断电后数据丢失，权重参数需要反复加载刷新。

非易失介质涵盖 Flash、RRAM、PCM、MRAM、FeFET 等。断电后权重数据能够保持，上电可直接参与运算，省去重复加载的开销。Flash 工艺成熟度高，更利于量产落地；RRAM 单元尺寸较小，多比特存储潜力突出，但器件一致性、循环耐久特性仍需要工艺持续优化。

硬件形态

单片集成形态，存储‑计算阵列、控制调度单元、对外接口全部集成于单颗芯片，具备独立工作能力。多用于物联网终端、安防感知、可穿戴设备等端侧场景，受芯片面积与功耗限制，阵列规模存在明确上限。

芯粒异构形态，存内计算阵列作为独立芯粒，借助 2.5D、3D 先进封装与通用处理器互联，充当协处理单元。多用于数据中心大模型推理，不独立运行完整操作系统，与主处理器分工处理复杂任务，是服务器侧主要落地路径。

硬件架构

阵列模块

存储‑计算复合阵列是芯片核心主体，存储单元同时承担数据保存与参与运算双重职能。工程实现中阵列通常划分为若干子宏块，子宏块配置局部控制通路，缩短信号走线距离，抑制信号衰减与噪声干扰。宏块划分策略直接影响硬件资源利用率，划分过大会引发信号失真，划分过小则会抬升控制逻辑的面积开销。

外围电路

外围电路涵盖数模转换模块、加法树、驱动电路等组件。模拟架构下 ADC、DAC 是主要硬件开销来源，转换器的精度指标直接约束芯片整体计算精度；数字架构以加法树、移位流水线为主要构成。流片实测数据表明，阵列本身本征能效水平较高，但外围电路往往会稀释整机实际能效收益，是硬件优化的关键靶点。

调度单元

调度单元负责指令解析、任务分片、硬件资源分配、读写‑计算模式切换。存内阵列拥有普通存储读写、原位计算两种工作模式，调度单元完成两类模式的动态切换。深度学习模型需要拆解为适配阵列维度的子任务，算子映射策略直接决定硬件资源利用率，映射不合理时，存内计算的能效优势将被大量消耗。

交互接口

对外接口承担指令下发、权重参数加载、运算结果输出。区别于传统存储芯片，存内计算芯片不需要高频搬运中间特征数据，原始数据流带宽需求有所下降，但对指令吞吐、权重加载的稳定性提出新要求。接口设计需要兼顾算力输出与整机系统协同适配。

综合优势

能效增益

能效提升是存内计算芯片最为核心的价值。传统人工智能系统能耗主要来源于数据搬运，存内计算在数据驻留位置完成运算，减少中间数据反复读写。学术层面需要区分阵列本征能效与整机系统能效，外围电路损耗、软件映射开销、数据预处理都会压缩理论能效上限，真实工程环境下的收益普遍低于仿真理想数值。

时延缩减

规避存储单元与计算单元之间的数据往返传输，在矩阵密集型任务中有效降低推理时延，适配实时感知、端侧低延迟大模型等业务。该优势具备强任务依赖性，对于串行逻辑密集业务，无法获得明显时延收益，不能笼统认定存内计算芯片全部场景均可实现低时延。

算力密度

算力与存力融合至同一阵列内部，单位芯片面积同时承载存储与计算能力。在端侧设备面积、功耗预算受限条件下，实现更高的算力密度，适配嵌入式硬件的空间约束。

端侧适配

采用非易失介质的存内计算芯片，可将 AI 权重常驻阵列，上电即可开展运算，降低终端启动阶段的外部存储读取开销。原始数据可在本地完成特征提取，不必全部上传云端，支撑本地化隐私处理，适配电池供电的低功耗感知节点。

现实局限

器件离散

模拟路线高度依赖存储器件物理特性，单元之间天然存在器件离散性，运行过程产生随机噪声，带来固有计算误差。部分新型非易失存储还存在擦写耐久、数据保持特性短板，大规模量产良率、制造成本对比成熟 CMOS 逻辑芯片仍存在差距。

精度约束

模拟存内计算更加适配低精度推理任务，面向高精度浮点计算能力不足。依靠提升转换器规格弥补精度缺陷，会带来外围硬件成本暴涨，抵消能效收益。数字方案虽精度可控，但需要付出面积、能效代价，硬件设计必须在精度、芯片面积、能效三者之间权衡取舍。

软件壁垒

现有深度学习框架、编译器均面向冯‑诺依曼架构开发。存内计算芯片需要定制化编译链、算子库，完成网络算子向阵列硬件映射。神经网络结构需要针对硬件阵列维度做适配调优，软件开发调试成本偏高。软件生态完备度，是制约该技术大规模普及的软性瓶颈。

通用偏弱

存内计算对矩阵乘加类任务深度优化，处理分支判断、循环跳转等串行逻辑效率偏低。现阶段定位属于专用异构算力，无法完整承载通用操作系统全部任务，难以直接替代 CPU、GPU，适合作为协处理单元参与系统计算流程。

测试复杂

存算复合阵列的测试复杂度显著高于普通存储芯片、逻辑芯片。测试工作不仅要验证存储读写功能，还需要校验阵列每一个单元的计算准确度，测试向量设计、芯片筛选成本上升，给量产质量管控带来新挑战。

应用场景

端侧感知

应用于安防摄像设备、智能家居终端、可穿戴硬件，完成本地图像识别、语音唤醒、环境特征提取。依托低功耗特性，减少原始数据向云端传输，降低网络依赖，延长设备续航，实现端侧本地化智能处理。

大模型协推

部署在服务器系统内部，以芯粒协算力形式参与大模型推理，承担嵌入层、注意力矩阵等密集乘加运算，缓解内存带宽压力。现阶段一般不独立完整运行大模型，和通用计算芯片协同完成推理流程，降低海量权重反复读取带来的系统开销。

物联节点

面向分布式物联网传感终端，在传感器端完成原始数据过滤、特征提取，仅将有效特征上传网络，削减无线通信流量，满足海量低功耗感知节点的算力需求。

车载预处理

服务车载感知系统，完成图像、雷达点云的前端特征处理，实现目标检测预处理。受制于车规级可靠性、宽温域适应性要求，当前以技术验证为主，距离大规模车规商用仍需要多轮迭代。

向量检索

依托阵列并行比对能力，存储向量数据的同时直接完成相似度计算，实现向量数据库近似检索，将存储功能与检索计算合并，降低检索业务的数据搬移开销。

发展趋势

异构融合

纯存内计算架构存在先天通用性短板，产业中长期主流路线为异构混合算力。存内阵列负责矩阵密集运算，通用逻辑核心处理串行、分支类任务，依托先进封装完成互联，兼顾能效收益和系统通用性，也是近期产品落地的核心路径。

软硬协同

编译工具链、算子库持续迭代，实现神经网络算子向存算阵列自动化映射，降低算法适配门槛。算法层面针对硬件噪声、阵列维度开展网络结构优化，走向器件‑架构‑算法联合设计，而不是单纯依靠硬件迭代解决全部问题。

介质分层

SRAM、Flash 等成熟介质的存内计算方案优先完成商业化落地，主攻端侧市场；RRAM、FeFET 等新型非易失存储持续打磨工艺良率，逐步拓展适用边界。各类介质不存在简单替代关系，将依据功耗、容量、成本形成分层化的市场格局。

误差抑制

一方面推进混合精度架构研发，单芯片内部兼容多档计算精度；另一方面依靠片上校正电路、算法补偿方案，削弱模拟器件带来的计算偏差，拓宽硬件可承接的任务范围，缓解硬件非理想特性造成的负面影响。

训练探索

当前绝大多数存内计算硬件聚焦推理任务。神经网络训练需要高频更新权重，对存储单元擦写耐久度提出严苛条件。面向片上原位训练的存内计算属于前沿研究方向，仍有待器件工艺进一步突破。

技术评析

存内计算芯片并非局部电路层面的小改小修，而是算力范式维度的重要探索。摩尔定律放缓背景下，依靠晶体管微缩获取算力增长的空间持续收窄，架构创新已经成为提升系统能效的核心抓手。

研判该技术需要严格区分理论仿真潜力与工程落地现实。存内计算在矩阵密集型负载下具备突出的能效优势，但它并非可以全面替代现有通用芯片的万能算力。其真正价值在于补齐异构算力体系短板，在端侧低功耗、大模型协推理、向量处理等细分赛道释放技术价值。该技术走向大规模产业普及是渐进过程，器件工艺、软件生态、成本控制需要多维度同步演进，任何单一环节的短板，都将限制整体技术的实际产出^[1][2][3]。