芯片封装

发展沿革

防护起步

早期集成电路晶体管规模有限，I/O 端口数量较少。这一阶段封装的核心目标集中于裸芯片物理防护，主流采用金属、陶瓷气密性外壳，装配方式以通孔插装为主。工艺研发重点集中在隔绝水汽、抵御机械损伤，几乎不对芯片本身性能进行干预，封装属于依附器件本体的配套环节，技术迭代跟随前道器件的发展节奏推进。受时代工艺限制，封装体积偏大，整体集成效率较低。

表贴变革

表面贴装技术普及推动电子整机向小型化转型，封装形态发生整体性变革。引线框架塑封工艺实现大规模产业化，器件不再需要穿孔安装，能够直接贴装在印制电路板表面。引脚排布由单边布局演进为四边阵列排布，单位面积 I/O 数量得到提升。该阶段产业重心偏向成本优化，塑封材料逐步替代部分高成本陶瓷外壳，为集成电路大规模进入消费电子领域奠定工艺基础。

密度提升

单芯片晶体管规模快速扩张，I/O 端口规模突破千级，传统平面封装的互连长度、布线密度显现物理瓶颈。仅依靠单裸片封装已经难以满足高速信号传输需求，多芯片共封装理念逐步兴起。封装设计开始纳入信号完整性约束，基板布线、互连阻抗成为必须考量的设计参数。封装的定位由此转变，从单纯加工工序，成为参与整机系统性能权衡的技术单元。

先进集成

摩尔定律遭遇物理边界，前道制程迭代的经济成本急剧攀升，先进封装成为产业重要的技术突破口。产业思路从追求单芯片极致微缩，转向多裸片异构聚合，依托封装把不同制程、不同功能的裸芯片整合为完整系统。互连带宽、层间热耦合、跨芯粒兼容能力成为技术竞争的核心维度，先进封装在半导体整体资本投入当中所占比重持续上涨。

核心职能

电气互连

电气互连构建裸芯片焊盘到外部端口的完整信号通路，完成电源供给与信号输入输出。互连体系涵盖键合丝、微凸点、基板布线、硅通孔多层结构。互连路径的几何长度、阻抗特性直接决定高速信号传输质量。封装互连需要同时兼顾电学性能与可制造能力，需要在带宽、信号损耗、制造成本之间完成折中权衡，是高速集成电路设计不可分割的组成部分。

机械防护

硅质裸芯片脆性突出，划片后裸片边缘存在微观裂纹，暴露环境下极易受粉尘、水汽、机械冲击、温度交变作用发生失效。封装介质与外壳对裸芯片形成隔离屏障，抑制氧化、电化学腐蚀与应力破坏。防护能力并非越高则适用性越强，气密性陶瓷外壳防护等级优异但成本高昂；塑封体系防护能力存在上限，依靠材料改性满足民用场景寿命，形成分级化的防护技术体系。

热流疏导

芯片工作时功耗绝大部分转化为热能，裸芯片原生散热面积有限，热量堆积将造成结温升高，引发漏电加剧、性能降频、器件老化等一系列问题。封装搭建由芯片结区向外延伸的热传导通路，借助粘接界面、基板、外壳将热流传递至外部散热组件。热管理属于前置设计要素，高算力器件需要在封装设计阶段开展热仿真推演，提前规避局部热点风险。

形态标准化

裸芯片尺寸微小，规格杂乱，无法直接完成整机装配。封装将差异化裸芯片转化为统一外形、统一引脚排布的标准化器件，适配回流焊、压接等下游装配工艺。同一裸芯片可以匹配多种封装方案，面向消费、工业、车载、航天不同应用场景，依靠封装调整实现同芯片多场景落地，降低芯片二次开发的综合成本。

技术分类

传统封装

传统封装是以引线键合为核心的成熟工艺集合，包含引线框架封装、常规 BGA 基板封装等，以单颗裸芯片封装为主要形式。该体系工艺沉淀充分，良率稳定，量产成本可控，广泛应用于模拟芯片、功率器件以及通用逻辑芯片。受平面框架与普通基板的物理约束，I/O 密度、互连带宽存在固有上限，无法适配超高带宽异构集成需求，但在成熟芯片大批量生产领域依旧具备不可替代的产业价值。

扇出封装

扇出封装属于二维先进封装，在重构晶圆层面重新分配 I/O 点位，突破裸芯片原生焊盘位置限制，于芯片外围塑封区域生成新的引脚阵列。该技术可以降低对高端基板的依赖，在有限面积内提升 I/O 规模，压缩器件整体厚度，多用于射频芯片与移动终端处理器。其主要工艺难点集中在重构晶圆翘曲管控，面向大尺寸多芯片场景时，工艺复杂度会显著增加。

二点五 D 封装

2.5D 封装采用硅中介层作为中间载体，多颗裸芯片平铺布置于中介层之上，依靠中介层内部高密度硅通孔完成芯片之间高速互连。硅中介层布线精度远超有机基板，能够实现多裸片之间大带宽、低延迟通信，当前高端 AI 加速芯片、高性能图形处理器多采用该技术路线。硅中介层材料成本较高，中介层制备、键合对准、翘曲抑制构成主要技术壁垒，应用集中于高端算力器件领域。

三维堆叠

3D 堆叠封装实现芯片垂直层叠排布，硅通孔贯通多层芯片完成垂直互连，极大压缩互连距离，提升单位体积集成密度，存储芯片堆叠是该技术商业化最为成熟的方向。垂直堆叠会造成层间热阻叠加，热量向外排出路径受限，不同层级芯片功耗差异容易催生局部热点。堆叠层数提升之后，整体良率受每一层裸片与每一处互连节点约束，良率管控压力显著增大。

芯粒封装

芯粒封装即 Chiplet 异构集成，把大尺寸单片芯片拆解为多个功能独立的芯粒，各芯粒可选用差异化制程工艺，再依靠先进封装集成于同一器件内部。其核心价值在于规避超大裸片流片带来的高成本与低良率风险，实现计算、存储、IO 模块异构组合。该技术不会完全替代单片芯片方案，现阶段仍面临跨芯粒互连、联合测试、热协同设计等现实技术约束。

关键材料

封装基板

封装基板同时承担芯片支撑、信号布线、热量传导三项功能，分为有机基板、陶瓷基板、硅中介层三大类别。有机基板量产成本适中，占据市场主流；陶瓷基板导热性能优异，多用于功率半导体；硅中介层布线精度最高，服务高端 2.5D 封装场景。基板布线精度、介电损耗、热膨胀系数为核心评价指标，高速器件侧重低介电损耗，功率器件优先考量导热能力。基板与硅芯片的热膨胀匹配程度，直接决定温度循环条件下器件分层、开裂风险。

塑封复合材料

塑封复合材料以环氧树脂作为基体，复配无机填料与功能助剂，是塑封器件的包覆保护介质。材料需要兼顾绝缘性能、低吸湿率、热膨胀系数与弹性模量。温度循环工况下，塑封料、硅芯片、引线框架之间热膨胀差会生成内部应力，材料配方研发的核心目标就是缩小热膨胀错配，降低分层、裂纹失效概率。车规、工业级器件对应专用配方体系，具备更加严苛的耐温耐湿指标。

互连介质

互连介质包含键合丝、焊球、微凸点、底部填充胶。键合丝用于引线键合，铜丝凭借成本优势逐步替代部分金丝；焊球、微凸点承担倒装芯片对位焊接功能；底部填充胶填充芯片‑基板缝隙，缓解热应力，阻隔水汽侵入。互连介质需要兼顾导电导热、抗电化学腐蚀性能，适配回流焊高温工况，材料疲劳特性直接决定器件长期运行可靠性。

密封外壳

陶瓷、金属外壳多用于高可靠气密性器件，借助焊料完成封接，实现水汽与气体隔绝，达成气密等级，多用于航空航天、特种工业设备。塑封体系不属于气密结构，依靠材料低吸湿特性保障使用寿命，难以长期工作于高湿高压极端环境，由此形成气密与非气密两条并行的材料应用路线。

工艺流程

晶圆预处理

完成前道制造的晶圆原始厚度偏大，需要开展背面研磨减薄，改善散热条件，满足堆叠封装厚度约束。经过减薄的晶圆机械强度下降，加工全程依靠保护膜、专用载具规避碎片、翘曲问题。部分场景会对晶圆背面做改性处理，降低后续粘接界面发生失效的概率。

晶圆划片

沿晶圆预设划片沟槽切割，将整片晶圆分离为独立裸芯片。划片工序需要控制崩边、微裂纹，裂纹延伸至芯片功能区会直接造成器件报废。切割结束后开展裸片检测，剔除破损、电性异常裸片，合格裸片流转至下一工序。

芯片贴装

将裸芯片高精度定位，粘接固定在引线框架或者封装基板的指定区域，粘接介质可以选用绝缘胶膜、导电银胶或者焊料。工艺管控重点在于粘接层均匀度，粘接层内部空洞会阻碍热传导，诱发局部结温过高。先进封装对贴装位置提出微米级公差要求，位置偏移将引发后续互连对位失效。

互连键合

互连键合分为引线键合、倒装互连两大路径。引线键合依靠键合丝搭建芯片与基板之间通路，工艺成熟通用性强；倒装互连预先制备微凸点，翻转芯片完成凸点对位焊接，互连路径更短，适配高速信号场景。互连完成后开展外观检测，排查虚焊、断线、部件偏移等工艺缺陷。

封装成型

塑封器件通过注塑设备注入熔融塑封料，完成芯片与互连结构整体包覆；气密性器件完成外壳装配与封焊。成型工序典型缺陷包含气泡、分层、部件偏移，部分缺陷不会立刻引发电性故障，但会在温度循环、湿热老化过程中诱发器件失效，属于可靠性层面的隐性隐患。

后处理分选

依次执行电镀、切筋、植球、打标等后处理工序，生成器件外部端口，刻印型号、批次标识。随后开展电性测试与可靠性筛选，剔除工艺不良品，按照规格完成器件分选，产出可以交付下游整机厂商的成品器件。

评价指标

I/O 密度

I/O 密度代表单位面积之内信号端口数量，是器件对外信号吞吐能力的物理上限。传统封装受基板布线约束存在密度天花板，扇出、中介层封装依靠重构布线实现 I/O 提升。I/O 密度并非越高性能越好，密度提升同时会带来制造难度、成本、信号串扰同步上升，需要结合芯片实际需求完成方案取舍。

封装热阻

封装热阻单位为℃/W，表征热量从芯片结区传导至封装外部的阻碍程度，数值越低散热性能越优异。热阻由基板材质、粘接层质量、封装结构共同决定。功率器件、AI 处理器将封装热阻作为重要选型参数，热阻参数需要结合板级装配条件解读，脱离实际散热工况的热阻数据参考价值有限。

信号完整性

信号完整性评判高频条件下信号传输品质，涵盖阻抗匹配、信号衰减、串扰噪声等维度。封装内部互连走线、介质介电参数、器件布局排布均会干扰信号质量。高频芯片需要将封装协同仿真纳入前期设计，把封装带来的信号畸变纳入电路考量，不能将封装简单视作后置加工环节。

可靠性等级

可靠性等级表征器件耐受温度循环、湿热老化、振动冲击的能力，划分为消费级、工业级、车规级、航天级。等级差异不单纯取决于封装外形，核心在于材料选型、工艺管控以及应力筛选试验标准。高可靠性器件会增加多道环境应力筛选，筛除潜在隐性缺陷，对应更高的制造成本。

外形规格

外形规格包含器件长宽、厚度、引脚排布。同一裸芯片可匹配多种封装规格，适配不同整机的空间约束。轻薄化终端偏向小尺寸薄型封装；大功率器件优先预留散热空间。外形规格是电路板设计的基础输入条件，直接约束下游硬件开发规则。

现存挑战

成本矛盾

先进封装大量使用硅中介层、高精度基板，设备与原材料投入居高不下。多芯粒集成模式下器件整体测试复杂度提升，测试成本占比持续增加。先进封装的性能增益伴随成本抬升，无法完全替代传统成熟封装工艺。产业需要持续优化工艺体系，平衡高端性能需求与量产成本，区分算力芯片与通用器件的技术路线定位。

多芯良率

多裸片集成架构下，整体器件良率受每一颗芯粒、每一处互连节点制约，单点失效即可造成整套器件报废。堆叠带来的翘曲变形、热应力会放大工艺缺陷风险。良率提升不能仅依靠后端筛选，需要向前延伸至芯片设计、材料配方、设备精度多环节协同优化。

热耦合难题

多裸片高密度集成造成单位体积热流密度急剧升高，不同芯粒功耗存在差异，封装内部易形成分布不均的局部热点。垂直堆叠结构热量向外传导路径受限，层间热耦合互相干扰。传统外壳散热手段已经难以满足需求，热仿真必须贯穿封装设计全流程，热管理成为约束先进封装性能上限的关键瓶颈。

标准缺口

芯粒异构集成技术迭代较快，但芯粒物理互连接口、联合测试规范、可靠性评价体系尚未形成统一完备的行业标准。不同厂商芯粒接口定义互不兼容，跨厂商芯粒组合集成门槛较高。标准建设滞后于技术发展速度，在一定程度上限制芯粒生态规模化扩张，行业处于技术先行、标准跟进的发展阶段。

发展趋势

异构聚合

异构聚合是后摩尔时代封装技术的主线。不再强制全部功能模块采用同一先进制程，计算、存储、模拟、射频芯粒按需组合。依托封装集成发挥不同工艺节点的比较优势，依靠系统集成弥补单芯片微缩的技术困境。该路线并非全盘取代单片芯片，二者将形成长期互补共存的产业格局。

微型薄化

面向移动终端、可穿戴设备、物联网终端，封装持续向微型薄化演进。扇出类无基板封装不断迭代，压缩器件物理体积的同时兼顾互连性能与可靠性。微型化不能以牺牲器件寿命为代价，材料改性、应力管控需要同步跟进，规避小型化带来的可靠性衰减。

热技协同

高算力应用场景倒逼封装热技术迭代，高导热复合基板、嵌入式散热结构、适配液冷的封装架构逐步落地。热仿真由后期验证环节转变为前期设计输入，电路设计与热结构设计协同开展，从材料选型、布局排布源头抑制热点生成。

标准共建

芯粒生态走向规范化发展，产业持续推进芯粒互连接口、联合测试、可靠性评价的通用标准建设。通用标准可以降低异构集成开发门槛，推动芯粒产品模块化，促进产业链分工细化，降低中小主体开展先进芯片系统开发的技术门槛。

场景定制

封装技术走向场景化定制，摒弃一套方案适配全部领域的模式。算力芯片优先保障互连带宽与散热能力；车载封装强化高温、振动、湿热耐受能力；消费电子平衡体积与综合成本；航天特种器件侧重气密性以及抗辐照适配。依托同一工艺平台衍生差异化版本，匹配不同行业的可靠性约束。

产业价值

芯片封装是衔接前道晶圆制造与下游电子整机的关键中间环节，晶圆制造产出的裸芯片，必须经过封装工序才能够实现工程化落地。过往行业更多聚焦前道光刻制程迭代，封装的系统价值长期被低估。进入后摩尔阶段，单纯依靠晶体管微缩换取性能提升，同时承受物理壁垒与高昂经济成本，封装集成开辟出系统性能提升的新路径。

封装技术的迭代重塑半导体产业的竞争逻辑，行业竞争不再局限于晶体管微缩能力，同时涵盖互连架构、多裸片集成、热管理等综合工程能力。封装技术进步支撑人工智能算力、汽车电子、功率半导体、射频器件多条赛道发展，是集成电路产业完整运转不可或缺的基础技术^{[1][2][3][4][5]}。